基于符号扩展的booth乘法器设计与实现

来源：电子测量技术杂志2024年第20期北京时间：

作者：熊书伟，宋树祥

单位：1.广西类脑计算与智能芯片重点实验室 桂林 541004; 2.广西师范大学电子与信息工程学院 桂林 541004

摘要：针对RISC-V处理器中的乘法器部分延时较高以及功耗较大的问题，本文在booth2算法的基础上，提出一种改进的基于符号扩展的乘法器优化设计，减少了处理器中乘法指令的执行周期并同时支持有/无符号数的运算。改进了CSA32压缩器，并选择交替使用3.2压缩器和4.2压缩器的Wallace树形结构，提高了部分积的压缩效率，还缩短了关键路径的延时，提高了乘法器的运算速度。利用NC-verilog等验证工具对乘法器进行编码验证以及功能仿真，使用Design complier在SIMC 180 nm工艺下进行综合分析，结果表明本文设计的乘法器相较于PicoRV32，乘法指令执行周期缩短了88.2%，面积与功耗也优于同类乘法器。

关键词：RISC-V处理器;乘法器;booth算法;符号扩展;Wallace树形结构

基金资助：国家自然科学基金（62061005）、广西自然科学基金（2022GXNSFBA035646）项目资助