一款可综合全数字锁相环设计与分析
来源：计算机工程与科学杂志2015年第11期北京时间：
作者：赵信，俞思辰，闵昊，王飙，黄永勤
单位：（上海高性能集成电路设计中心，上海 210000）
摘要：全数字锁相环ADPLL拥有较高的集成度、灵活的配置性和快速的工艺可移植性，可以解决模拟电路中无源器件面积过大、抗噪声能力不强、锁定速度慢以及工艺的移植性差等瓶颈问题。在纳米工艺下，单级反相器的最小延时已经达到10 ps以内，大大改善了全数字锁相环的抖动性能。提出了一款面向高性能微处理器应用的全数字锁相环结构，并对该结构进行了频域建模和噪声分析。该结构完全采用标准单元设计，最高频率可达到2.4 GHz，抖动性能达到ps级别。
关键词：全数字锁相环,低抖动,可综合,
基金资助：2013年核高基“超级计算机处理器研发“课题(2013ZX01028001001001)
