一种1 GHz多端口低功耗寄存器堆设计

来源：计算机工程与科学杂志2015年第12期北京时间：

作者：李娇1,2，王良华1，毕卓1,3，刘鹏1

单位：1.上海大学微电子研究与开发中心，上海 200072；2.上海大学新型显示技术及应用集成教育部重点实验室，上海200072；3.上海大学机电工程与自动化学院自动化系，上海 200072

摘要：超标量处理器中的寄存器堆通常采用多端口结构以支持宽发射，这种结构对寄存器堆的速度、功耗和面积提出了很大的挑战。设计了一个64*64 bit多端口寄存器堆，该寄存器堆能够在同一个时钟周期内完成8次读操作和4次写操作，通过对传统单端读写结构的存储单元进行改进，提出了电源门控与位线悬空技术相结合的单端读写结构的存储单元，12个读写端口全部采用传输门以加快访问速度。采用PTM 90 nm、65 nm、45 nm和32 nm仿真模型，在Hspice上进行仿真，与传统单端读写结构相比较，所提出的方法能够显著提升寄存器堆的性能，其中写1操作延时降低超过32%，总功耗降低超过45%，而且存储单元的稳定性也得到明显改善。

关键词：寄存器堆,单端结构,电源门控,位线悬空,