两本计算机硬件方向2-3分sci期刊推荐

　　计算机硬件就是构成计算机的核心组件，计算机硬件方面sci期刊并不多，今天重点推荐两本期刊，分别是ACM旗下和IEEE旗下的刊物，分值在2-3分，知名出版社刊物，分值低，相对更容易中稿。

　　1、ACM Transactions on Reconfigurable Technology and Systems

　　影响因子：3;该期刊是一份经过同行评审并具备存档功能的期刊，涵盖可重构技术、系统以及应用于可重构计算机领域的应用内容。作者们受邀在审阅了本网站上提供的《作者须知》后，可提交原创手稿以供评审。TRETS是一份全新的期刊，专注于研究可重构系统及其相关技术及底层技术(目前主要涉及FIPGAs，但可能涵盖其他涉及可适应结构的方法)以及这些技术如何应用于计算或其他应用领域。其他期刊的范围、理论依据及涵盖内容往往仅限于可重构技术或可重构系统特定方面的内容。

　　TRETS则将致力于全面探讨可重构性这一主题。适合TRETS讨论的主题将涵盖各种级别的可重构系统抽象以及可重构技术的方方面面，包括平台、编程环境及应用成果等，具体如下：可重构平台的系统架构。可重构系统的编程环境。可以证明成功的应用。可重构系统的底层技术。

　　在评估一篇论文是否适合TRETS时，首要考虑的问题应是重构性是否对成功至关重要。诸编程语言、编译器与环境、逻辑综合以及高性能应用等主题，只要条件合适都是如架构、适合的。例如，一个用于嵌入式应用的架构若恰巧使用了FPGA，可能并不一定适合TRETS;然而，如果该架构中FPGA的重构性是其规格固有的一部分，那么它就适合TRETS了。

　　TRETS将接受那些尚未发表或以其他任何形式在其他地方提交的作品。主编或副主编将征集评审意见并做出出版推荐;主编将做出最终决定。通常会以三篇匿名评审意见为标准，并将竭尽全力确保评审过程迅速进行，同时保持与公平、专业的评审标准相一致，这是作者有权期待的。

　　TRETS将发表那些是对先前在会议上发表过的论文进行“重大增值拓展”的优秀论文;也就是说，TRETS不会自动拒绝那些是对先前发表的会议论文进行重大拓展的论文。这些论文将经历正常的评审流程。TRETS将遵循“至少包含30%超出会议发表范围的新内容”这一惯常做法，且作者应在论文或封面信中明确标识出新内容。

　　TRETS将不定期出版特刊，以适时推动有前景的研究与开发领域，或及时整合其他领域的研究成果。届时将邀请客座编辑负责组织此类特刊的出版工作。提交的论文将由匿名评审人对其原创性、相关性和表述方式进行评估。(请参阅TRETS评审指南以获取更多详情。)作者将被告知负责处理稿件的一名副主编的姓名，并应将此人的联系方式作为通信对象。

　　TRETS鼓励提交内容精炼、质量上乘的稿件，篇幅不宜超过22个已发表页面(含图表、表格及参考文献)。作者应知晓，对于篇幅较长的论文而言，任何冗长的附录、程序清单或类似内容将由ACM在线上发表，而不会作为印刷版论文的一部分呈现。

　　TRETS通常不会发表综述论文。希望将综述论文提交给TRETS审稿的作者应直接向主编投稿，以确定是否需要进行全面评审。

　　2、IEEE Computer Architecture Letters

　　影响因子：2;CAL是一个旨在快速发表新颖、高质量创意的论坛，其形式为简短、经过严格评审的技术论文。投稿工作持续进行，稿件一经接收，便会在IEEEXplore和计算机学会数字图书馆中迅速发表。

　　期刊欢迎就计算机架构领域的任何主题提交论文，包括但不限于处理器、内存和存储系统架构;并行性:指令、线程.数据、多处理器;近内存或近存储处理;预测与推测;云计算与数据中心;物联网、移动、边缘及嵌入式架构;互连网络、路由器及网络接口架构;电力与能源;可持续计算;特定领域架构与加速器(用于机器学习、生物信息学及其他新兴应用);对程序设计语言和软件开发的架构支持;与加速器接口的架构支持;安全、虚拟内存与虚拟化方面的架构支持;可靠处理器与系统架构;新兴技术(包括新型电路与存储技术)的架构;量子计算机架构;类神经计算架构;近似计算;架构建模、模拟方法及工具;实际计算系统的评估与测量。

　　由于CAL提供了一个发表早期研究成果的论坛，CAL论文作者可以选择(并被鼓励)进一步发展该工作，以提交至同行评审会议。尽管CAL论文已被归档至IEEE电子图书馆中，但我们希望各会议能将CAL论文视为一种早期研究成果的发表形式，其精神与计算机架构研讨会的作用相类似。然而，根据IEEE计算机学会政策，禁止同时向CAL和会议提交论文。

　　期刊近期接收的文章题目参考如下：

　　1)Hardware-Accelerated Parallel Wrong-Path Execution for Spectre Gadget Detection

　　2)Heterogeneous Mapping for Analog In-Memory Computing Accelerators: A Unified Workflow

　　3)Wafer-Scale GPU Memory Pool With In-Package Optics for Enhanced Capacity and Bandwidth

　　4)Sāmaya: Safe Memory Accesses to Expand Coarse-Grain Reconfigurable Array Adoption

　　5)BISC: Rethinking Instruction Set Abstractions at Block Granularity

　　6)Calibrating DRAMPower Model for HPC: A Runtime Perspective From Real-Time Measurements

　　7)PIAT: Unleashing Memory Parallelism via Power-Interference-Aware Timing Control

　　8)High-Bandwidth Flash for KV Caches: Endurance and Performance Implications