面向56 Gb/s高速SerDes接收机DSP设计

来源：计算机工程与科学杂志2024年第7期北京时间：

作者：胡小月, 王强, 吕方旭, 许超龙, 张锦

单位：（1.国防科技大学计算机学院，湖南 长沙 410073；2.长沙理工大学计算机与通信工程学院，湖南 长沙 410004）

摘要：高速接口芯片是高性能互连网络通信中的一款重要IP，针对56 Gb/s四脉冲幅度调制信号在高性能互连网络背板通信中，由于传输距离长信道衰减严重导致误码率高的问题，提出一种面向56 Gb/s高速Serdes接收机DSP设计。该DSP采用64路并行结构，通过16抽头前向反馈均衡器，以及1抽头预判决反馈均衡器对接收端数字化后的信号进行处理；采用基于K-均值聚类算法生成动态变化的判决电平并结合最小均方误差算法，能够处理15~35 dB不同信道衰减下的均衡问题。为了验证算法的性能，还搭建了一个基于模拟前端芯片和现场可编程门阵列的实验验证平台。实验结果表明，在信道衰减为15~35 dB@14 GHz，速率为 56 Gb/s的条件下，误码率均小于5e-10。

关键词：K-均值算法, 前向反馈均衡, 预判决反馈均衡, 自适应均衡,

基金资助：国家重点研发计划(2021YFB2206600)