面向5G标准的低延时LDPC编码器设计

来源：信号处理杂志 2020年第2期北京时间：

作者：李赛, 周林, 唐益多, 陈辰, 傅玉青, 贺玉成

摘要：针对 5G 标准中对低延时和编码灵活性的要求， 本文提出了一种高并行度的低密度奇偶校验(Low-Density Parity-Check， LDPC)码编码算法并设计了相应的硬件结构。 编码算法对校验位的计算流程进行了改进， 通过将对应 5G 标准中校验矩阵单对角和双对角结构的不同编码步骤并行化提高了运算速度。 在硬件结构上一方面设计了多路并行的运算结构通过同时求解多个编码步骤降低了处理时延， 另一方面灵活的结构设计使其可以有效地支持5G不同场景下对码长和码率的要求， 并通过分组计算校验位实现了对递增冗余的HARQ (IR-HARQ)方案的支持。仿真结果表明，在 200 MHZ 的系统时钟频率下， 本设计的信息吞吐量可达 35Gbps。

关键词：低密度奇偶校验码编码器, 多速率, 准循环, 第五代移动通信技术(5G), 现场可编程门阵列(FPGA)