基于FPGA的神经网络硬件加速器研究综述

来源：信号处理杂志 2025年第12期北京时间：

作者：孟庆昊, 边丽蘅

摘要：随着深度学习在计算机视觉、自然语言处理、自动驾驶等领域的广泛应用，使得神经网络的模型复杂度和规模呈现爆炸式增长，对硬件计算能力提出了严峻挑战。传统的通用计算平台，如中央处理器（Central Processing Unit，CPU）和图形处理器（Graphics Processing Unit，GPU）在能效、实时性以及灵活性方面逐渐不足，尤其是在针对边缘计算、低功耗场景方面的表现未达预期，神经网络的算法优化和硬件加速成为当下研究的热点。针对上述问题，作为一种可重构硬件，现场可编程门阵列（Field-Programmable Gate Array，FPGA）因具备并行性、低功耗以及灵活的可编程特性，在深度学习的硬件加速领域显示出独特优势。本文系统综述了基于FPGA的神经网络硬件加速技术，涵盖了硬件计算架构优化、分层存储设计和模型压缩方法等方面的最新研究进展，详细分析了主流神经网络模型的计算特性和硬件加速框架，包括卷积神经网络（Convolutional Neural Network，CNN）、循环神经网络（Recurrent Neural Network，RNN）、生成对抗网络（Generative Adversarial Network，GAN）和Transformer。与此同时，本文还概述了核心的FPGA加速技术，包括并行计算架构与双缓冲策略、稀疏矩阵计算和结构化剪枝。最后，本文对于FPGA神经网络加速器应用所面临的挑战，如在资源受限条件下的模型优化以及算法与硬件适配性欠佳等问题上，提出了一系列可行的解决方案，并探讨了未来的研究方向。

关键词：神经网络, 现场可编程门阵列, 硬件加速, 最优化