YOLOv3-tiny 的 FPGA 加速设计与实现

来源：计算机应用与软件杂志2025年第9期北京时间：

作者：文成江, 王录涛, 王奇, 江山

摘要：针对 YOLOv3-tiny 的网络结构，提出一种基于结构化压缩方案的硬件加速架构。通过稀疏化训练和通道剪枝来降低网络的计算量，相较于原网络压缩了 48%。采用定点量化在保障网络精度的前提下加快运算速度，采用循环分块与通道交错传输减少片内存储加快数据传输，设计多通道并行加速网络计算。设计卷积、池化、上采样等各个计算模块提高计算效率，整个系统可以在 150MHz 的时钟频率下稳定运行。实验表明，以三通道 416×416 图像为入口，在 Xilinx Zynq UltraScale+ MPSoC 平台上可以达到 7.04 帧每秒的前向推理速度，获得了 28.03GOP/s 的运算能力，功耗为 2.91W。

关键词：YOLOv3-tiny, FPGA, 硬件加速