M-DSP中高性能浮点乘加器的设计与实现
来源：计算机应用杂志2016年第8期北京时间：
作者：车文博, 刘衡竹, 田甜
单位：国防科学技术大学 计算机学院, 长沙 410073
摘要：针对高性能M型数字信号处理器（M-DSP）对浮点运算的性能、面积和功耗要求，研究分析了M-DSP总体结构和浮点运算的指令特点，设计和实现了一种高性能低功耗的浮点乘累加器（FMAC）。该乘加器采用单、双精度通路分离的主体结构，分为六级流水站执行，对乘法器、对阶移位等关键模块进行了复用设计，支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证，基于45nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码，综合结果表明运行频率可达1GHz，单元面积36856μm2；与FT-XDSP中的乘加器相比，面积节省了12.95%，关键路径长度减少了2.17%。
关键词：浮点乘法,浮点乘累加器,浮点点积,布斯算法,IEEE
基金资助：航天科学基金资助项目（2013ZC88003）。
