基于高层次综合的AES算法研究与设计
来源：计算机应用杂志2017年第5期北京时间：
作者：张望, 贾佳, 孟渊, 白旭
单位：1. 中国科学院 信息工程研究所, 北京 100093;2. 信息内容安全技术国家工程实验室, 北京 100093;3. 北京特种工程设计研究院, 北京 100028
摘要：由于对广泛使用的AES算法的性能要求越来越高，基于软件的密码算法已经越来越难以满足高吞吐量密码破解的需求，因此越来越多的算法利用现场可编程逻辑门阵列（FPGA）平台进行加速。针对AES算法在FPGA硬件上存在的开发复杂度高且开发周期长等问题，采用高层次综合（HLS）设计方法，使用高级程序语言描述并设计AES硬件加速算法。首先利用循环展开等提高运算并行度；其次使用资源平衡技术进行优化，充分利用片上存储和电路资源；最后添加全流水结构，提高整体设计的时钟频率和吞吐量，同时也详细对比分析基准设计、利用结构展开、资源均衡以及流水线优化方法的设计。经过实验表明，在Xilinx xc7z020clg484 FPGA芯片上，最终AES算法的时钟频率最高达到127.06 MHz，而吞吐量达到了16.26 Gb/s，较之基准的AES设计，性能提升了三个数量级。
关键词：对称密钥加密算法,高级加密标准,高层次综合,现场可编程逻辑门阵列
基金资助：国家自然科学基金青年科学基金资助项目（61402475）；新疆自治区科技专项（201230123）。
