混合忆阻器-CMOS 逻辑运算的优化设计研究

来源：计算机技术与发展杂志2019年第12期北京时间：

作者：冯朝文;白鹏;杨晓阔;危波

摘要：基于混合忆阻器-CMOS 设计成的典型逻辑门在输出端的忆阻器存在泄露电流,导致运算输出信号幅度产生衰减,引起多级互联电路逻辑运算混乱甚至出错。 为了解决这一难题,文中提出采用变形逻辑运算表达式,以 CMOS 反相器可实现的“非”逻辑操作完成输出端信号传递这一方案,改进了电路运算设计结构但不改变电路运算的复杂度。 进而以“异或”、“异或非”逻辑门和一位全加器为例,以理论分析、新电路结构设计和 PSpice 软件模拟仿真三者共同验证了该方案的有效性。 研究结果表明,该方案很好地解决了级间连接忆阻器的泄露电流,有效降低了逻辑运算信号的衰减现象,且改进设计的电路逻辑功能正确,运算准确性得到提高,输出信号低电平近似为 0 V,高电平达 1.8 V,均接近理想值,有利于实现新型高性能复杂逻辑运算的设计、开发和大规模集成应用。

关键词：混合忆阻器-CMOS;逻辑门;信号衰减;全加器;暂态响应