TP RAM的低功耗优化设计及应用

来源：计算机工程与应用杂志2017年第16期北京时间：

作者：周清军1，刘红侠2

单位：1.西安培华学院 中兴电信学院，西安 710125；2.西安电子科技大学 宽禁带半导体材料与器件教育部重点实验室，西安 710071

摘要：针对SoC中TP RAM的面积及功耗较大问题，提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM，在SP RAM外围增加读写接口转换逻辑，使替换后的RAM实现原TP RAM的功能，保持对外接口不变。为了进一步降低功耗，使用自适应门控时钟，对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片，该芯片经TSMC 28 nm HPC工艺成功流片，die size为10.5 mm×11.3 mm，功耗为17.07 W。测试结果表明，优化后的RAM面积减少了25.2%，功耗降低了43.07%。

关键词：伪双口随机存储器（TP RAM）,单口随机存储器（SP RAM）,接口转换逻辑,自适应门控时钟,格雷码