基于FPGA的进位存储大数乘法器的改进与实现

来源：计算机工程与应用杂志2017年第21期北京时间：

作者：张晓楠1，高献伟1，2，董秀则2

单位：1.西安电子科技大学 通信工程学院，西安 710071；2.北京电子科技学院 电子系，北京 100070

摘要：提出了一种基于FPGA的进位存储的大数乘法器的改进算法，该算法采用串并混合结构可以在一个时钟内完成多次迭代计算，减少了完成一次运算的时钟数，因此有效地提高了大数乘法器的速度。最后硬件结构设计在Altera Stratix II EP2S90F1508C3上实现，给出了192位、256位以及384位的乘法器性能分析，其中，192位可达到0.18?μs，256位达到0.27?μs，384位达到0.59?μs，速度上都提高了3.5倍左右。

关键词：大数乘法,串并混合结构,多次迭代,现场可编程门阵列