并行高吞吐率多模极化码编码器设计

来源：计算机工程杂志2019年第4期北京时间：

作者：刘丽华,管武,梁利平

单位：1.中国科学院微电子研究所,北京 100029; 2.中国科学院大学,北京 100029

摘要：为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit~4 096 bit码长的极化码编码。实验结果表明,在Xilinx XC6VLX240t的FPGA上,该编码器主频为303.82 MHz,吞吐率为9.72 Gb/s,寄存器与查找表资源相比快速傅里叶变换结构分别降低了77.6%与63.3%,在65 nm CMOS工艺下主频可达0.796 GHz,吞吐率可达24.615 Gb/s。

关键词：极化码编码器, 高吞吐率, 并行, 多模, ASIC实现

基金资助：国家自然科学基金面上项目(61471354)