基于IEEE 1838和IEEE 1149.4标准的 叠层芯片连接性测试结构设计

来源：计算机测量与控制杂志2026年第2期北京时间：

作者：黄新,周雨宇

摘要：为了解决叠层芯片在复杂生产环节中很难进行较为完备的在线测试与传统探针测试方法TSV测试损耗高且难以在绑定后阶段进行测试的问题，结合IEEE 1838标准的叠层芯片边界扫描测试结构和IEEE 1149.4标准的混合信号边界扫描测试结构，设计了基于边界扫描技术的叠层芯片连接性测试结构，其主要包含由内部测试总线、测试总线接口电路和能实现将TSV与芯片内核隔离的模拟开关矩阵组成的模拟边界扫描通道，数字/模拟双通道可配置的边界扫描单元和一系列适配叠层芯片边界扫描接口结构；并通过FPGA仿真验证表明测试结构在叠层芯片连接性测试方面尤其是对TSV的电学特性测量具有良好的可控性与可观性，为传统TSV电学参数测量方法提供了一种有效的片上测试途径。

关键词：IEEE1838;IEEE1149.4;TSV;边界扫描测试;可测试性设计

基金资助：广西自动检测技术与仪器重点实验室项目(YQ23102,YQ23210),广西类脑计算与智能芯片重点实验室开放基金课题(BCIC-23-K7)