低面积与低延迟开销的三节点翻转容忍锁存器设计

来源：电子与信息学报杂志2023年第9期北京时间：

作者：闫爱斌, 申震, 崔杰, 黄正峰

单位：1.安徽大学计算机科学与技术学院 合肥 2306012.合肥工业大学微电子学院 合肥 230601

摘要：随着纳米级CMOS集成电路的不断发展，锁存器极易受恶劣的辐射环境影响，由此引发的多节点翻转问题越来越严重。该文提出一种基于双联互锁存储单元(DICE)和2级C单元的3节点翻转(TNU)容忍锁存器，该锁存器包括5个传输门、2个DICE和3个C单元。该锁存器具有较小的晶体管数量，大大减小了电路的硬件开销，实现低成本。每个DICE单元可用来容忍并恢复单节点翻转，而C单元具有错误拦截特性，可屏蔽由DICE单元传来的错误值。当任意3个节点翻转后，借助DICE单元和C单元，该锁存器可容忍该错误。基于集成电路仿真程序(HSPICE)的仿真结果表明，与先进的TNU加固锁存器设计相比，该锁存器的延迟平均降低了64.65%，延迟功耗面积积平均降低了65.07%。

关键词：锁存器, 3节点翻转, 抗辐射加固技术, C单元, 双联互锁存储单元

基金资助：国家自然科学基金(62274052, 61974001)