一种基于BRAM分段同步查表的测试向量编解码方案

来源：电子与信息学报杂志2025年第9期北京时间：

作者：易茂祥, 张佳桐, 鲁迎春, 梁华国, 马利祥

单位：1.安徽信息工程学院电气与电子工程学院 芜湖 2411992.合肥工业大学微电子学院 合肥 2300093.毫米波全国重点实验室 南京 210096

摘要：基于ATE的集成电路制造测试是芯片产业链的重要一环，而逻辑测试向量的编解码及应用效率，对芯片的测试成本有着重要影响。因此，结合现代FPGA内集成高速BRAM的特点，该文提出一种基于分量统计的测试向量编码方案，用于将被测芯片的全部测试向量生成分量编码表文件。与此同时，设计了一种BRAM分段同步查表控制电路，采用并行单端口BRAM结构多段地址分配模块和写优先访问时序模式，实现测试向量各分量的同步查表和并行输出。该文采用Vivado与Xilinx K7 FPGA开发平台，对查表电路进行了设计和仿真。配置了宽度64 bit和定制分段地址深度的BRAM，结合数据传输和存储地址产生控制逻辑，利用UART接口将分量编码表COE文件下载到目标BRAM中，并取得分量在BRAM中的地址，将其应用于BRAM分段同步查表电路。仿真结果充分验证了同步查表电路功能的正确性。将建议方案用于工程ATE测试板的设计，可以有效提高ATE逻辑测试指令的执行效率。

关键词：逻辑测试, 测试向量, 分量统计编码, 块RAM, 分段同步查表

基金资助：国家自然科学基金(62027815)，毫米波全国重点实验室开放课题(K202530)