脉动阵列协同层融合的卷积神经网络加速器设计

来源：电子与信息学报杂志2026年第3期北京时间：

作者：卢迪, 王振发

单位：1.哈尔滨理工大学测控技术与通信工程学院 哈尔滨 1500802.哈尔滨理工大学模式识别与信息感知黑龙江省重点实验室 哈尔滨 150080

摘要：卷积神经网络在边缘计算和嵌入式领域的实时应用对硬件加速器的性能和能效提出了严峻挑战。针对基于FPGA的卷积神经网络加速器中普遍存在的数据搬运瓶颈、资源利用率不足和计算单元效率低下等核心问题，该文提出一种脉动阵列协同层融合的混合卷积神经网络加速器架构，将计算密集型邻接层进行深度绑定，在同一级阵列内完成连续计算，减少中间结果向片外存储的频繁存取，降低数据搬运次数和功耗，提升计算速度和整体能效比；设计动态可配置脉动阵列方法，在硬件层面自适应支持多维度矩阵乘法计算，避免为不同规模运算分别部署专用硬件的资源浪费，降低整体FPGA逻辑资源的消耗，提升硬件资源的适应性与灵活性；通过精心规划计算流与控制逻辑，设计流式脉动阵列计算方法，确保脉动阵列计算单元始终保持在高效工作状态，数据在计算引擎中以高度流水化和并行方式持续流动，提升脉动阵列内部处理单元利用率，减少计算空洞期，提升整体吞吐率。实验结果表明，在Xilinx Zynq-7100平台上，VGG16, ResNet50以及Yolov8n在所提出加速器上的性能分别达到390.25GOPS, 360.27GOPS和348.08GOPS，为部署高性能、低功耗的CNN推理至资源受限的边缘设备提供了有效的FPGA实现途径。

关键词：卷积神经网络, FPGA, 脉动阵列, 加速器