基于低成本FPGA的深度卷积神经网络加速器设计

来源：电子测量技术杂志2024年第10期北京时间：

作者：杨统，肖昊

单位：合肥工业大学微电子学院 合肥 230601

摘要：现有的深度卷积神经网络在推理过程中产生大量的层间特征数据。为了在嵌入式系统中保持实时处理，需要大量的片上存储来缓存层间特征映射。本文提出了一种层间特征压缩技术，以显著降低片外存储器访问带宽。此外，本文针对FPGA中BRAM的特点提出了一种通用性的卷积计算方案，并从电路层面做出了优化，既减少了访存次数又提高了DSP的计算效率，从而大幅提高了计算速度。与CPU运行MobileNetV2相比，文章提出的深度卷积神经网络加速器在性能上提升了6.3倍；与同类型的DCNN加速器相比，文章提出的DCNN加速器在DSP性能效率上分别提升了17%和156%。

关键词：深度卷积神经网络;现场可编程门阵列;深度学习

基金资助：国家自然科学基金（61974039）项目资助