基于FPGA的语义信息处理加速器设计

来源：电子测量技术杂志2025年第6期北京时间：

作者：李俊锋，谭北海，郑宇凡，陈汉杰，余荣

单位：1.广东工业大学自动化学院 广州 510006;2.广东工业大学集成电路学院 广州 510006

摘要：在语义通信中，图像语义信息处理高度依赖于计算复杂度高的卷积神经网络，尤其在处理高分辨率图像时，对计算性能要求更高，这对语义通信在边缘场景中的应用提出了巨大挑战。为此，本文提出了一种基于FPGA的语义信息处理加速器，创新性地将卷积神经网络编码器和rANS编码融合在同一硬件加速器中。具体而言，加速器采用融合乘累加器的脉动阵列架构、循环分块策略和双缓存结构，以充分利用FPGA的并行计算能力与片上存储资源，提升数据传输效率与计算性能。每个处理单元集成多个乘累加单元，可在每个时钟周期完成两个INT8乘法并局部累加。最终，对输出特征采用rANS进行8路并行编码，进一步压缩特征数据。实验结果表明，在ZCU104平台上，本设计在处理1080P图像时达到300.5 GOPS的吞吐量，能效比为66.77 GOPS/W，处理速度比Intel CPU提升约6倍，比ARM CPU提升约58倍。与其他FPGA加速器相比，BRAM效率分别提升约730%、40%和63%，能效比分别提升约802%、60%和3%，DSP效率分别提升约476%、70%和133%。所提出的加速器在性能上具有显著优势，可高效处理图像语义信息，具有广泛的实际应用意义。

关键词：卷积神经网络;语义通信;图像压缩;FPGA;硬件加速器

基金资助：国家自然科学基金重点项目（U22A2054）资助